TSMC представила экспериментальную архитектуру памяти — BEOL (Back-End-Of-Line), которую планируется размещать непосредственно в слоях межсоединений процессорного чипа. Она построена на ячейках 1T1C — с одним транзистором и одним конденсатором — и может стать более компактной альтернативой SRAM.
В обычной ячейке SRAM используются шесть транзисторов, поэтому такая память занимает много места на кристалле. Решение TSMC позволяет хранить больше данных, занимая ту же площадь. Для его создания компания применила аморфный оксидный полупроводник, обеспечивающий низкие токи утечки и позволяющий формировать память без повреждения слоёв чипа.
Экспериментальный образец работал при напряжении 0,75 В, сохранял данные более 128 мс, а цикл чтения и записи занимал менее 8 нс. Заявленная выносливость превысила 100 трлн циклов.
Ранее появились сообщения, что TSMC собирается заняться 3D DRAM, однако компания не подтвердила эти планы. Представленная технология действительно использует вертикальное размещение ячеек, но отличается от традиционной многослойной DRAM. Сроки её коммерческого внедрения пока неизвестны.
